Leçons de niveau 14

Logique séquentielle/Registres

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Registres
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Chapitre no 5
Leçon : Logique séquentielle
Chap. préc. :Implantation en D et JK
Chap. suiv. :Mémoires
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Logique séquentielle/Registres
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Structure de base des registres[modifier | modifier le wikicode]

La structure d’un registre dépendra du mode, série ou parallèle, utilisé pour y écrire l'information et pour la lire ensuite.

  • écriture et lecture parallèle (registre tampon, Buffer register)
  • écriture et lecture en série (Registre à décalage, Shift Register)
  • écriture en parallèle et lecture en série (Parallel IN - Serial OUT)
  • écriture série et lecture parallèle (Serial IN - parallel OUT)
Td5bfig1.png

Quelques exemples sont présentés de manière schématique sur la figure ci-dessus :

  • à gauche un registre tampon,
  • au centre un serial IN parallel OUT
  • à droite un registre à décalage

Le chargement peut être asynchrone ou synchrone.




On aura l’occasion d’utiliser d'autres techniques de spécifications dans la suite.




Architecture d’un registre à décalage[modifier | modifier le wikicode]

Il est relativement simple de réaliser un registre à décalage. Voici comment :

Architecture d’un registre à décalage avec bascules D

Remarquez la simplicité de l'architecture.

Fonctionnement du registre à décalage[modifier | modifier le wikicode]

Une série de dessins montre le fonctionnement d’un tel registre :

4 Bit Shift Register 001.svg
4 Bit Shift Register 002.svg
4 Bit Shift Register 003.svg

Le un est maintenant rentré à gauche grâce au front d'horloge.

4 Bit Shift Register 004.svg
4 Bit Shift Register 005.svg
4 Bit Shift Register 006.svg

C'est un zéro qui est rentré et le un précédent se décale lui aussi vers la droite. On continue maintenant en entrant toujours un zéro. Cela aura pour effet de décaler le un jusqu'à sa disparition.

4 Bit Shift Register 007.svg
4 Bit Shift Register 008.svg
4 Bit Shift Register 009.svg




Exercices[modifier | modifier le wikicode]

Exercice 1[modifier | modifier le wikicode]

Donner un schéma de registre à décalage avec des bascules JK

Exercice 2[modifier | modifier le wikicode]

Compléter la table de fonctionnement du 74194 (TTL) à l'aide de son schéma interne.

Td5bfig2.png

La figure ci-dessus représente le schéma interne du 74194. Vous y remarquerez plusieurs bizarreries :

  • il semble qu’il soit composé de mémoires SR plutôt que de bascules SR, mais un coup d'œil sur la documentation ci-dessous montre qu’il s'agit bien de bascules SR.
  • il y a des inverseurs doubles. D'un point de vue logique, ils peuvent être remplacés par des fils.


Td5bfig3.png

C'est cette table de fonctionnement qu’il faut compléter dans sa partie droite.

Exercice 3[modifier | modifier le wikicode]

Donner le schéma d’un registre 3 bits programmable, à écriture et lecture en série par décalage à droite ou à gauche, circulaire ou non. Prévoir deux entrées de programmation P1 et P2, et donner le code de programmation choisi. Utiliser des bascules D synchrones à front montant. Indications : on a encore ici une bonne illustration de la méthode du SI-ALORS. Écrire le programme VHDL correspondant.